fix: correctly use random index when TLBFILL

X-Actions-Control: difftest

Author: CSharperMantle

rtl/src/backend/execute/fu/lsu/mmu/MMU.scala

@@ -132,8 +132,8 @@ class MMUInterface(parameter: MMUParameter) extends Bundle {
 @instantiable
 class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MMUParameter] {
   val io = FlatIO(new MMUInterface(parameter))
-  if (parameter.enableDifftest){ 
-    io.out.bits.bits.tlbIndex.get := DontCare
+  if (parameter.enableDifftest) {
+    io.out.bits.bits.tlbIndex.get  := DontCare
     io.out.bits.bits.csrEstate.get := DontCare
   }
 
@@ -332,10 +332,10 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
       io.in.bits.bits.func === TlbOp.Write.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
       // [文档]执行 TLBWR 时，页表项写入 TLB 的位置是由 CSR.TLBIDX 的 Index 域的值指定的。
       tlbMem.writePorts(0).address := io.tlbidxIndexR
-      if (parameter.enableDifftest){
+      if (parameter.enableDifftest) {
         io.out.bits.bits.tlbIndex.get := io.tlbidxIndexR
       }
-      tlbMem.writePorts(0).enable  := true.B
+      tlbMem.writePorts(0).enable := true.B
       // [文档]TLBWR 指令将 TLB 相关 CSR 中所存放的页表项信息写入到 TLB 的指定项。被填入的页表项信息来自于 CSR.TLBEHI、CSR.TLBELO0、CSR.TLBELO1 和 CSR.TLBIDX.PS。
       val tlbEntry = Wire(new TLBEntry)
       tlbEntry.vppn := io.tlbehiR(31, 13)
@@ -363,10 +363,10 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
       io.in.bits.bits.func === TlbOp.Fill.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
       // [文档]执行 TLBFILL 时，页表项被填入到 TLB 的哪一项，是由硬件随机选择的。
       tlbMem.writePorts(0).address := ramdom
-      if (parameter.enableDifftest){
+      if (parameter.enableDifftest) {
         io.out.bits.bits.tlbIndex.get := ramdom
       }
-      tlbMem.writePorts(0).enable  := true.B
+      tlbMem.writePorts(0).enable := true.B
       // [文档]TLBWR 指令将 TLB 相关 CSR 中所存放的页表项信息写入到 TLB 的指定项。被填入的页表项信息来自于 CSR.TLBEHI、CSR.TLBELO0、CSR.TLBELO1 和 CSR.TLBIDX.PS。
       val tlbEntry = Wire(new TLBEntry)
       tlbEntry.vppn := io.tlbehiR(31, 13)
@@ -376,17 +376,17 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
       // [文档]若此时CSR.ESTAT.Ecode=0x3F，即处于 TLB 重填例外处理过程中，那么 TLB 中总是填入一个有效项（即 TLB 项的E 位为1）。
       //  否则的话，就需要看 CSR.TLBIDX.NE 位的值。
       //  此时如果 CSR.TLBIDX.NE=1，那么 TLB 中会被填入一个无效TLB项；仅当 CSR.TLBIDX.NE=0 时，TLB 中才会被填入一个有效 TLB 项。
-      tlbExist(io.tlbidxIndexR) := io.tlbidxNER === 0.U || io.ecodesR === 0x3f.U
-      tlbEntry.ppn(0)           := io.tlbelo0R(27, 8)
-      tlbEntry.ppn(1)           := io.tlbelo1R(27, 8)
-      tlbEntry.plv(0)           := io.tlbelo0R(3, 2)
-      tlbEntry.plv(1)           := io.tlbelo1R(3, 2)
-      tlbEntry.mat(0)           := TlbMatValue(io.tlbelo0R(5, 4))
-      tlbEntry.mat(1)           := TlbMatValue(io.tlbelo1R(5, 4))
-      tlbEntry.d(0)             := io.tlbelo0R(1)
-      tlbEntry.d(1)             := io.tlbelo1R(1)
-      tlbEntry.v(0)             := io.tlbelo0R(0)
-      tlbEntry.v(1)             := io.tlbelo1R(0)
+      tlbExist(ramdom) := io.tlbidxNER === 0.U || io.ecodesR === 0x3f.U
+      tlbEntry.ppn(0)  := io.tlbelo0R(27, 8)
+      tlbEntry.ppn(1)  := io.tlbelo1R(27, 8)
+      tlbEntry.plv(0)  := io.tlbelo0R(3, 2)
+      tlbEntry.plv(1)  := io.tlbelo1R(3, 2)
+      tlbEntry.mat(0)  := TlbMatValue(io.tlbelo0R(5, 4))
+      tlbEntry.mat(1)  := TlbMatValue(io.tlbelo1R(5, 4))
+      tlbEntry.d(0)    := io.tlbelo0R(1)
+      tlbEntry.d(1)    := io.tlbelo1R(1)
+      tlbEntry.v(0)    := io.tlbelo0R(0)
+      tlbEntry.v(1)    := io.tlbelo1R(0)
 
       tlbMem.writePorts(0).data := tlbEntry
     }