fix: mmu branch info

Author: yizishun

rtl/src/backend/execute/fu/MduBlock.scala

@@ -344,6 +344,7 @@ class MduBlock(val parameter: MduBlockParameter)
       io.out.bits(0).bits.data      := mmu.io.out.bits.bits.data
       io.out.bits(0).bits.exception := mmu.io.out.bits.bits.exception
       io.bypass(0).bits.data        := mmu.io.bypass.bits.data
+      io.branchInfo(0)              := mmu.io.branchInfo
     }
   }
   // connect csr and mmu

rtl/src/backend/execute/fu/lsu/mmu/MMU.scala

@@ -82,7 +82,7 @@ class MMUInterface(parameter: MMUParameter) extends Bundle {
   // [tlb fu]
   val in = Flipped(
     Decoupled(
-      Valid(new AluIn(parameter.width, parameter.pRegNum, parameter.robSize, parameter.brSize))
+      Valid(new MduIn(parameter.width, parameter.pRegNum, parameter.robSize, parameter.brSize))
     )
   )
   val out = Decoupled(
@@ -101,6 +101,8 @@ class MMUInterface(parameter: MMUParameter) extends Bundle {
         parameter.robSize,
         parameter.enableDifftest))
   )
+  val branchInfo = 
+    Valid(new BranchInfo(parameter.robSize, parameter.brSize, parameter.width))
 
   // csr
   val asidR        = Input(UInt(10.W))
@@ -136,6 +138,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     io.out.bits.bits.tlbIndex.get  := DontCare
     io.out.bits.bits.csrEstate.get := DontCare
   }
+  io.branchInfo.valid := false.B
 
   val tlbMem =
     BetterSRAM(parameter.tlbEntryNum, new TLBEntry, clock, parameter.tlbEntryNum, 1, 0)
@@ -330,6 +333,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.Write.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]执行 TLBWR 时，页表项写入 TLB 的位置是由 CSR.TLBIDX 的 Index 域的值指定的。
       tlbMem.writePorts(0).address := io.tlbidxIndexR
       if (parameter.enableDifftest) {
@@ -361,6 +365,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.Fill.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]执行 TLBFILL 时，页表项被填入到 TLB 的哪一项，是由硬件随机选择的。
       tlbMem.writePorts(0).address := random
       if (parameter.enableDifftest) {
@@ -392,11 +397,13 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.InvAll.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]清除所有页表项
       tlbExist.foreach(_ := false.B)
     }
     when(
       io.in.bits.bits.func === TlbOp.InvG1.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]清除所有 G=1 的页表项。
       tlbExist.zipWithIndex.foreach { case (exist, i) =>
         when(tlbWire(i).g) {
@@ -406,6 +413,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.InvG0.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]清除所有 G=0 的页表项。
       tlbExist.zipWithIndex.foreach { case (exist, i) =>
         when(!tlbWire(i).g) {
@@ -415,6 +423,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.InvG0AndAsid.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]清除所有 G=0，且 ASID 等于寄存器指定 ASID 的页表项。
       tlbExist.zipWithIndex.foreach { case (exist, i) =>
         when(!tlbWire(i).g && tlbWire(i).asid === io.in.bits.bits.src1(9, 0)) {
@@ -424,6 +433,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.InvG0AndAsidAndVa.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]清除 G=0，且 ASID 等于寄存器指定 ASID，且 VA 等于寄存器指定 VA 的页表项。
       tlbExist.zipWithIndex.foreach { case (exist, i) =>
         when(
@@ -438,6 +448,7 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
     }
     when(
       io.in.bits.bits.func === TlbOp.InvG1OrAsidAndVa.asUInt && io.in.bits.bits.exception.ecodes === ECodes.NONE) {
+      io.branchInfo.valid := true.B
       // [文档]清除所有 G=1 或 ASID 等于寄存器指定 ASID，且 VA 等于寄存器指定 VA 的页表项。
       tlbExist.zipWithIndex.foreach { case (exist, i) =>
         when(
@@ -451,5 +462,12 @@ class MMU(val parameter: MMUParameter) extends Module with SerializableModule[MM
       }
     }
   }
+  io.branchInfo.bits.brIdx := io.in.bits.bits.brIdx
+  io.branchInfo.bits.robIdx := io.in.bits.bits.robIdx
+  io.branchInfo.bits.pc := io.in.bits.bits.src3
+  io.branchInfo.bits.brTpe := BruOp.Excp
+  io.branchInfo.bits.isTaken := true.B
+  io.branchInfo.bits.isRet := false.B
+  io.branchInfo.bits.correctPC := io.in.bits.bits.src3 + 4.U
 
 }